ＤＳＰ与ＳＡＡ７１１３之间的硬件接口如图３所示，整个接口的控制逻辑，包括两个子模块：帧图像写入控制器和乒乓开关，由一块ＣＰＬＤ来完成。ＣＰＬＤ芯片采用ＡＬＴＥＲＡ公司的ＥＰＭ９３２０ＲＣ２０８。两组帧存储器Ａ和Ｂ采用ＣＹＰＲＥＳＳ公司生产的两块ＣＹ７Ｃ１０４９芯片，容量为５１２Ｋ×８ｂｉｔ，存取时间不超过１５ｎｓ，能满足图像实时采集要求。

ＳＡＡ７１１３由数字视频输出口ＶＰＯ?眼７：０，输出视频数据。系统设置ＳＡＡ７１１３的输出数据为标准的ＩＴＵ ６５６ ４?押２?押２ ＹＵＶ格式，每一个象素的数据由两个连续的字节表示。为了方便地存储处理图像，系统仅取一帧图像中间的５１２×５１２个象素作为一帧，即所取图像帧为连续奇偶两场图像的中央５１２行，且每行取中间的５１２个象素的图像块。

利用ＳＡＡ７１１３的同步信号，帧图像写入控制器模块产生帧存储器的地址信号、写信号以及帧切换信号之一（ＲＤＹ１）。ＳＡＡ７１１３输出的同步信号包括ＬＬＣ、ＲＴＳ０、ＲＴＳ１。ＬＬＣ是行锁定系统时钟输出，为象素时钟频率的两倍，即２７ＭＨｚ，用来同步数据采集，使得一个ＬＬＣ周期输出一个字节的图像数据。在图像数据有效时，其上升沿反相后作为帧存储器的ＷＥ＃信号。ＲＴＳ０、ＲＴＳ１的功能是通过编程设置ＳＡＡ７１１３功能寄存器确定的。ＲＴＳ０被设置为水平输出参考信号（行有效信号），ＲＴＳ０高电平时表示采集一行有效象素，低电平时表示场消隐信号?熏在ＲＴＳＯ上升沿后，帧图像写入控制器控制采集一行中间的５１２个象素数据，将其余的象素数据丢弃。ＲＴＳ１被设置为垂直输出参考信号和奇偶场信号，ＲＴＳ１高电平时表示采集奇场图像所需要的有效数据，在ＲＴＳ１上升沿时，开始采集奇场图像数据，同时它也被用来作为帧图像开始的信号；ＲＴＳ１低电平时表示采集偶场中所需要的图像数据，在ＲＴＳ１下降沿时，开始采集偶场图像数据。在ＲＴＳ１上升沿时，帧图像写入控制器控制采集２５６行象素数据作为奇场图像；在ＲＴＳ１下降沿时，顺次采集下面的２５６行象素数据作为偶场图像，其余的图像行数据丢弃。使用５１２Ｋ×８ｂｉｔ的静态存储器（ＳＲＡＭ），恰好可以存放一帧５１２×５１２×２×８ｂｉｔ的图像。在合成一帧图像时，对应的奇场图像的第ｎ个象素和偶场图像的第ｎ个象素在存储器内位置相差５１２×２×８ｂｉｔ，帧图像写入控制器通过把ＲＴＳ１（奇偶场有效）信号作为写入图像数据的帧存储器地址信号中的Ａ１，把场中有效行的计数输出信号作为帧存储器地址信号中的Ａ１[１８:１２],把行中有效象素的计数输出信号作为帧存储器地址信号中的Ａ１[１０:０],从而实现隔行信号变逐行信号存储在一图像帧存储器中。图４为图像采集同步信号时序图。当采集完一帧图像数据时，帧图像写入控制器产生ＲＤＹ１信号，通知乒乓开关。

在ＣＰＬＤ内部构造一个乒乓开关控制模块，自动完成帧间读写两个通道接口的切换。其中帧图像写入控制器产生的写图像帧的地址信号Ａ１[１８:０]、写控制信号ＷＲ＃和ＳＡＡ７１１３的ＶＰＯ[７:０]组成了图像帧写通道的始端接口；ＤＳＰ读图像帧的地址线信号Ａ２[１８:０]、读控制信号Ｒ／Ｗ＃和数据线的低８位信号ＤＩ[７:０]组成了图像帧读通道的终端接口；ＲＤＹ１、ＲＤＹ２(ＦＸ０)作为帧切换就绪信号触发通道的切换。开始采集图像数据时，帧切换就绪信号ＲＤＹ１、ＲＤＹ２同时为假，图像帧写通道的始端接口信号与图像帧Ａ的接口信号ＲＤ、ＷＥ＃、Ａ[１８:０]和Ｄ[７:０]连接；ＳＡＡ７１１３的当前帧图像数据写入帧存储器Ａ；同时，图像帧读通道的终端接口与图像帧Ｂ的接口信号连接，ＤＳＰ从帧Ｂ中取出前一帧图像数据进行处理；当前帧的图像数据采集完时，帧图像写入控制器停止采集数据，置ＲＤＹ１为真；同理，当ＤＳＰ在处理完前一帧图像时，设置引脚ＦＸＯ置ＲＤＹ２为真。乒乓开关模块在检测到ＲＤＹ１、ＲＤＹ２同时为真时，切换通道的接口，此时图像帧写通道的始端接口与图像帧Ｂ的接口连接；ＳＡＡ７１１３的当前帧图像数据写入帧存储器Ｂ；图像帧读通道的终端接口与图像帧存储器Ａ的接口信号连接，ＤＳＰ从帧存储器Ａ中取出前一帧图像数据进行处理。这样两帧轮换进行，实现了图像的实时连续处理。

在ＤＳＰ和ＳＡＡ７１１３之间所有控制信号的接口逻辑和时序转换都由ＣＰＬＤ来完成,增加了可靠性，简化了ＰＣＢ的版面，并且可以编程修改，提高了使用的灵活性。

图4 图像数据采集同步信号时序图

４ Ｓ５９３３与ＤＳＰ之间的接口设计

Ｓ５９３３的三种数据传输方式有不同的特点，应用于不同的场合。

Ｓ５９３３信箱方式不支持猝发(Ｂｕｒｓｔ)传输，由８个３２位信箱寄存器组成，可从两个方向进行访问。它们平均分为两类，分别用于ＰＣＩ接口和ＡＤＤ－ＯＮ接口之间的双向信息传输。主机和扩展逻辑都可以通过查询或中断方式获悉任一信箱寄存器的任一字节的空满状态，并通过相应地址访问该字节。Ｓ５９３３的信箱寄存器映射在ＤＳＰ的Ｉ／Ｏ空间中，从而可以实现ＤＳＰ对信箱的直接操作，数据速率较低，故系统中只使用这种方式传输命令和状态信息，例如ＰＣ机通知ＤＳＰ设备关闭；ＤＳＰ通知上层已经传送完数据（处理完的数据的大小不是固定的）等。

Ｓ５９３３的ＦＩＦＯ方式主要由两个接口共用的两个３２×８比特的ＦＩＦＯ、读或写地址寄存器以及读或写计数器组成。两个ＦＩＦＯ分别作为ＰＣＩ和ＡＤＤ－ＯＮ接口之间的双向缓冲区。Ｓ５９３３提供了快捷方式：一组专门用于ＦＩＦＯ方式传输的控制及状态信号，包括ＦＩＦＯ寄存器的直接读、写以及状态信号等，用以提高数据传输速度，但此信号组只能工作在Ｓ５９３３为主控设备的情况下。Ｓ５９３３作为目标设备时，内部ＦＩＦＯ只是作为一般的寄存器，ＰＣＩ总线如同访问信箱寄存器那样访问它们，操作比较直观，但不支持猝发传输，极大地限制了传输速度；Ｓ５９３３作为主控设备时，ＦＩＦＯ方式可进行ＤＭＡ方式的猝发传输，Ｓ５９３３可以通过ＦＩＦＯ接口启动ＤＭＡ传输周期，传输过程不需要ＣＰＵ的干预，传输的速率与外部设备的数据传输速率有关，可以得到很高的数据传输速率。Ｓ５９３３的ＤＭＡ数据传输启动方式有两种：ＰＣＩ总线接口启动和ＡＤＤ－ＯＮ总线接口启动。启动方式决定于由哪个接口设置读或写地址寄存器以及读或写计数器：ＰＣＩ总线接口启动方式是由ＰＣＩ总线主设备（一般是ＰＣ机的客户程序）设置ＤＭＡ相关寄存器发起ＤＭＡ传输的；ＡＤＤ－ＯＮ总线接口启动方式是由外部逻辑电路（一般是外部插卡上的ＣＰＵ）设置ＤＭＡ相关寄存器发起ＤＭＡ传输的。

Ｓ５９３３的ＰＡＳＳ－ＴＨＲＵ方式使主机以内存映射方式访问ＡＤＤ－ＯＮ接口的存储空间，只能工作在Ｓ５９３３是目标设备的情况下，且外部接口需要逻辑电路的支持，故不常用。

   

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