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摘要：介绍了一种可编程控制数字移相晶闸管触发电路，使用FPGA（现场可编程门阵列）芯片，采用VHDL硬件描述语言编程。此电路具有相序自适应功能，稳定性好，适用于三相全控整流、调压场合。

    关键词：电子设备自动化；晶闸管；数字移相触发；VHDL；相序自适

引言

移相触发器是控制晶闸管电力电子装置的一个重要部件，其性能的优劣直接关系到整个电力电子装置的性能指标，因而历来受到人们的重视。过去常用的模拟触发电路具有很多缺点，给调试和使用带来许多不便。近年来，数字移相触发技术发展极为迅速，出现了以单片机、专用微处理器以及可编程门阵列为核心的多种触发器集成电路。本文使用ALTERA公司的EPF10K10芯片，采用VHDL语言设计了一种以全数字移相技术为核心、具有相序自适应以及针对调压与整流的模式识别功能的双脉冲列式三相晶闸管数字移相触发电路。

1 三相晶闸管相控触发电路工作原理

触发电路的主要功能是根据电源同步信号以及控制信号来实现对晶闸管的移相控制。

对于三相全控整流或调压电路，要求顺序输出的触发脉冲依次间隔60°。本设计采用三相同步绝对式触发方式。根据单相同步信号的上升沿和下降沿，形成两个同步点，分别发出两个相位互差180°的触发脉冲。然后由分属三相的此种电路组成脉冲形成单元输出6路脉冲，再经补脉冲形成及分配单元形成补脉冲并按顺序输出6路脉冲。

图1

2 EDA设计的实现

此单元模块包括PULSE（脉冲形成、调制及保护）模块和PULSE_ASSIGN（补脉冲形成及脉冲分配）模块。整个电路由三组相同的单相触发脉冲形成电路组成，各相形成正负两路触发脉冲，6路脉冲经补脉冲形成及分配模块形成6路双窄补脉冲输出。根据同步信号a_input（或b_input，c_input）输入的上升沿或下降沿到来时刻，采用九位计数器计数。当计数值与pulse_input端（相位控制信号输入端）输入的数值相等时则输出相应的触发脉冲。将外接系统时钟进行分频作为调制脉冲对触发脉冲进行调制。当保护端pulse_enable输入为‘1’时，不输出触发脉冲，为‘0’时则正常输出，以此来实现保护功能。基本原理框图如图1所示。

2.1 PULSE模块

此模块完成脉冲形成、调制及保护功能。次模块电路如图2所示，分为4部分，即A部分将同步控制脉冲信号Syn_A转换为正负半周同步控制电平。

B部分完成移相功能。C255是255进制的计数器，其时钟Clk2为25kHz，计数结果通过比较器T1及T2与输入相位控制信号data进行比较。以此实现移相功能。

C部分通过25进制计数器C25实现脉宽形成功能。通过在线改变内部参数还可以改变脉冲宽度。

D部分实现脉宽调制功能。

    下面给出B部分VHDL硬件描述语言程序：

LIBRARYieee;

USEieee.std_logic_1164.all;

USEieee.std_logic_arith.all;

USEieee.std_logic_unsigned.all;

ENTITYpulseIS

PORT

(clk2:instd_logic;

syn_output1:instd_logic;

syn_output2:instd_logic;

pulse_data:instd_logic_vector(7downto0);

out1,out2:outstd_logic

);

ENDpulse;

ARCHITECTUREaOFpulseIS

signalout1,out2:std_logic;

signalcount1,count2:std_logic_vector(7downto0);

BEGIN

pulse_generator1:process(clk2)

begin

IFsyn_output1='0'THEN

count1<="11111110";

out1<='0';

elsif(clk2'eventandclk2='1')then

count1<=count1－1;

if(count1>pulse_data)then

out1<='0';

else

out1<='1';

count1<="00000000";

endif;

endif;

ENDPROCESSpulse_generator1;

pulse_generator2:process(clk2)

begin

IFsyn_output2='1'THEN

count2<="11111110";

out2<='0';

elsif(clk2'eventandclk2='1')then

count2<=count2－1;

if(count2>pulse_data)then

out2<='0';

else

out2<='1';

count2<="00000000";

endif;

endif;

ENDPROCESSpulse_generator2;

enda;

    2．2 PULSE_ASSIGN模块

此模块完成补脉冲形成及脉冲分配功能。为了保证整流桥合闸后共阴极组和共阳极组各有一晶闸管导电，必须对两组中应导通的一对晶闸管同时发触发脉冲。例如当要求VT1导通时，除了给VT1发触发脉冲外，还要同时给VT6发一触发脉冲；触发VT2时，必须给VT1同时发一触发脉冲等。

补脉冲形成方案如下：

out1<=in1orin6;

out2<=in6orin3;

out3<=in3orin2;

out4<=in2orin5;

out5<=in5orin4;

out6<=in4orin1;

其中：in1，in2，in3，in4，in5，in6分别对应PULSE模块的A相正负脉冲，B相正负脉冲、C相正负脉冲输出。out1，out2，out3，out4，out5，out6输出到对应整流电路中的1－6号晶闸管。

3 仿真及实验结果

为了检验上述设计的有效性及可行性，分别按程序软件仿真、单相实际电路测试和三相闭环系统对该触发器的性能进行了检验，并取得了良好的仿真及实验结果。

3．1 仿真结果

应用ALTERA公司的MAXPLUSII软件对上述程序进行了仿真。图3是6路触发脉冲电路的仿真波形。a_input，b_input及c_input分别是间隔120°的三相同步输入信号；1，2，3，4，5，6分别是对应1－6号晶闸管门极的触发器输出信号，可见该结果是比较理想的。

3．2 单相实验测试波形

针对上述的仿真结果，组成硬件实验电路进行了测试。图4给出了典型控制角时A相同步信号及其相应

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