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摘要：基于雷达极化信号处理技术，设计了一种多DSP方案，实现对雷达极化信号两对IQ的采集和极化处理。主要包括：采集和校正、极化参数估计、极化滤波、极化检测、PCI接口等功能单元。介绍通过总线开关多DSP共享数据的方法、多DSP之间的时序控制、PCI访问存储器等几个难点问题。

    关键词：极化 多DSP系统 总线开关 时序

系统设计的背景是接收和处理L波段脉冲体制窄带警戒雷达变极化改装后输出的双路IQ信号。双路正交天线接收和下变频解调系统的框图见图1。水平IQ信号反映了雷达目标回波水平方向反射的幅度和相位信息，垂直IQ信号反映了雷达目标回波垂直方向反射的幅度和相位信息。综合双路IQ信息，可以得到雷达目标回波的极化状态。极化处理单元的设计是本文讨论的重点。

1 极化信号采集和处理系统电路的设计

1.1 电路设计概况

电路提供了极化采集和处理的硬件平台。功能单元包括：采样和校正、术化特征参数计算单元、虚拟极化加权单元、根据检测单元、总控单元以及PCI接口等。

图1

    电路实现框图如图2、图3所示。该电路的特点是功能模块化、逻辑编程控制。多DSP（4片TMSC5402）同时工作，灵活方便地实现各种极化算法。

1.2 采集和幅相校正

极化信号的采集要求四路信号保持良好的幅相一致性。因此四路信号经过信号调理和AD采样后，在CPLD1中做FIR幅相校正。修正包括天线通道在内的通道不一致以及正交垂直度的误差。

1.3 总线开关和DSP数据共享

四路数字化的IQ信号存放在乒乓存储的DPRAM中，由CPLD做总线开关切换逻辑，使极化数据可以被DSP1和DSP2单片分时共享。

图2

    1.4 极化特征参数估算单元（DSP2）

该单元利用采集到的极化数据，估算目标或者杂波的特征极化。采用TI公司的C5402DSP完成。TMS320C54x系列是TI公司TMS320 DSP家族中的一个定点DSP系列。该系列采用16位先进的修正哈佛总线结构，内建具有高度并行性的逻辑算术单元、专用硬件逻辑、丰富的片上外设以及多种片上存储器组织，由于采用6级深度的指令流水线，大大提高了程度的执行。基本参数如下：时钟频率100MHz，单指令周期10ns，片上双口RAM（DARAM）16K字，片上ROM 4K字。数据/程序空间为64K/64K字，还有6个DMA通道。DSP2读取数字化的极化数据，并差别如在工作窗口之内，则启动估算程序。估算出的目标或杂波的特征极化，送到DPRAM中，由DSP1单元读走。

1.5 幅相加权单元（DSP1）

该单元对采集的极化数据进行虚拟加权处理。权系数来自于极化特征参数估算单元（DSP2）。加权运算后的数据通过FIFO缓存以后，DA输出。另外也可以送到下一个DSP单元做极化检测等处理。

图3

    1.6 极化检测和合并单元（DSP3）

该单元接收经过DSP1单元做极化滤波处理的极化数据，做极化检测算法验证。同时做点迹合并，送到FIFO缓存。通过PCI接口送到显控计算机，显示极化运算效果。该单元也采用C5402DSP完成。

1.7 总控单元（DSP4）

该单元是整个电路的总控。传达显示计算机的操作模式指令到各个分单元。观察窗口的建立、按方位排序和取消等工作也由该单元完成。另外，极化参数估算单元的结果也通过该单元送到DPRAM中缓存。显控计算机通过PCI接口读取极化参数。该单元采用TI TMS C5402完成。

    1.8 PCI接口

PCI接口采用PLX9054实现。采用C模式。显控计算机读写FIFO和DPRAM，实现传达工作模式控制极化参数读取以及极化处理后数据读取的任务。

1.9 SDC方位单元

该单元接收雷达自整角机送来的400Hz方位信号，通过SDC模块转换成数字量。CPLD对SDC模块做逻辑控制和方位数字量的缓存。方位信息一路送到PCI接口给显示计算机；一路送到DSP2单元，判断方式是否进入预定的工作窗口。

1.10 逻辑控制

板上所有逻辑均由CPLD或者FPGA控制。灵活方便，易于修改。

2 几个难点问题的设计

2.1 总线开关实现多DSP共享数据

图4方法用的芯片多，对板上的译码控制、印制板走线都带来困难。设计采用了总线切换和乒乓读的方式见图5，用一片CPLD实现两个DSP对一组数据的分享。

    方法是DSP1先读上面两片DPRAM，与此同时，DSP2读下面两片DPRAM。也就是DSP1数据总线挂在上面两片DPRAM上，DSP2数据总线挂在下面两片DPRAM上。当DSP1读完后发信号SW_EN1置1申请交换。同样，DSP2读完后也发SW_EN2置1申请交换。如果SW_EN1和SW_EN2均为1，即可以交换，DSP1上数据线挂在下两片DPRAM，而DSP2数据线挂在上两片DPRAM上。实现两个DSP共享交叉读一组双口RAM数据。注意：切换发生后，产生一个信号SW_BUS，两个DSP各自采样到这个信号，表示可以读另外两片DPRAM的数据了。从时序图6上可以看到，总线切换后，有20ns左右的不稳定期。所以在收到SW_BUS信号为1时，DSP要延时20ns再读另外的两片DPRAM。也就是DSP读操作前加两个NOP指令。

2.2 多DSP时序配合

系统上有4片DSP，各DSP均以雷达重复脉冲为工作节拍产生中断，各分系统任务在一个雷达中断完成。每个DSP处理数据的流程都是：读数、处理、输出。当DSP用到前面DSP处理后的数时，要比前面的DSP工作节拍慢一个中断周期。如图7，DSP1处理第n周期时，DSP3在处理第n-1周期的数。DSP3接收DSP1处理后的放在FIFO中的数据，DSP3处理的数据和DSP1处理的数据时间上相差一个中断时间，也就是一个雷达脉冲周期。

图6

   

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