状态机如图2所示，共有6个状态。本系统状态转移与输入时钟同步。在系统复位后，状态机进入初始状态状态1，用户输入所需要的相移量，给出开始相移信号后，状态机接收到DCM锁定及开始相移信号，便检测输入的相移量是否为0。如果为0，状态机直接进入末状态；如果相移量不为0，则进入状态2，并对PSEN赋一个相移时钟周期的高电平，使DCM进行一次相移；当相移时钟上升延到达，则无条件转入状态3，直到DCM的PSDONE输出变为1，状态3进入状态4，并再给PSEN赋一个相移时钟周期的高电平。相移时钟上升延到达后，状态4五条件转入状态5；如果相移未达到所需要的值，则状态5进人状态2，直到相移值达到所需的值后，状态5进入末状态6，PSSUCCEED输出变为高电平。

3 仿真结果

设计中采用仿真工具ACTIVE-HDL 5．1软件对系统进行功能仿真及布局布线之后的后仿真，图3、图4、图5是使用该软件对产生时钟延时部分进行功能仿真的部分仿真结果。输入时钟CLK频率为50MHz，其中RESET为系统复位信号，DELAYIN为需要的十六进制的延时输入，START为启动时钟延时操作信号，CLKOUT为输出时钟，LOCKED为DCM锁定信号，CLK0为DCM的CLK0输出。PSSUCCEED输出表示用户所需要的延时操作已完成，高有效。当不对时钟进行延时，则输出时钟沿完全与输入时钟沿同步，如图3所示，显示整个移相操作完成后，输入输出时钟沿处在同一时间点1030ns处。图4所示为对时钟进行2ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在4150ns处时，输出时钟沿在4152．053ns处，且输出时钟选择CLK0。图5所示为对时钟进行6ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在7150ns处时，输出时钟沿在7156．037ns处，且输出时钟选择CLKl80。

    通过以上仿真结果证明这种方法能够精确实现各种时延，其延时精确到了0．1ns。该延时体现在双DA的转换时钟上，则由双DA转化得到的模拟信号之间也会相应地产生各种时延。该多目标信号产生的设计方法已在实际雷达模拟器中得到应用，此方法对于其它类似的应用场合也具有很好的实际参考价值。