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| 采样率为192kHz的24位AD转换器CS5361原理及应用 | |||||
收集整理：佚名 来源：本站整理 时间：2009-01-10 22:37:21 点击数：[]  |
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ＳＣＬＫ为输出信号而在从模式时，ＬＲＣＫ、ＳＣＬＫ为输入信号，并应保证ＬＲＣＫ、ＳＣＬＫ与ＭＣＬＫ同步，同时应使ＬＲＣＫ＝ＦＳ、ＳＣＬＫ＝６４ＦＳ，否则将影响器件性能的发挥。设计主从模式的目的在于，多片ＡＤＣ同步工作时，可以使其中的一片工作于主模式，其它工作于从模式，从模式ＡＤＣ的ＬＲＣＫ、ＳＣＬＫ来自于主模式的ＡＤＣ，这样可保证多片ＡＤＣ的同步工作。 ３．４ 高通滤波器和直流偏移标定 由于ＣＳ５３６１转换器内部集成有数字高通滤波器。因此，可通过控制该芯片ＨＰＦ引脚的状态来控制高通滤波器的工作状况，具体的方法是：当ＨＰＦ为０时，内部高通滤波器将连续记录通道内的低频信号，并从抽样滤波器中滤除低于转折频率的低频信号，从而实现高通滤波功能。此时高通滤波器的转折频率为１Ｈｚ，高通滤波器的建立时间为１０５／ＦＳ（ｓ）；而当ＨＰＦ为１时，高通滤波器记录的低频信号被冻结，并连续地从抽样滤波器中被扣除，从而实现直流偏移校正功能。与ＣＳ５３６１相连的模拟通道在工作时，可能会产生小的直流偏移，从而影响ＣＳ５３６１性能的发挥。因此，可以利用ＣＳ５３６１内部集成的数字高通滤波器将直流偏移校正掉，现将其工作过程说明如下： （１） 开通高通滤波器，等待至少１０５／ＦＳ秒的时间以建立高通滤波功能； （２） 高通滤波器建立后，禁止高通滤波器工作，冻结直流偏移值，此时芯片的输出即为去掉直流偏移后的数据。 应当说明的是：在此过程中，应始终保持ＣＳ５３６１处在正常工作状态。如果ＣＳ５３６１进入低功耗模式，那么高通滤波器中冻结的直流偏移值将被复位，此时若想实现直流偏移校正功能，则必须重复上述过程。 ＣＳ５３６１的数据输出格式有左对齐格式和Ｉ２Ｓ格式。通过控制Ｉ２Ｓ／ＬＪ脚的状态可以选择数据的输出格式。 当Ｉ２Ｓ／ＬＪ为０时，数据输出格式为左对齐格式；当Ｉ２Ｓ／ＬＪ为１时，数据输出格式为Ｉ２Ｓ格式。两种格式的时序图如图３所示。 同其它高精度ＡＤ转换器一样，ＣＳ５３６１在实际应用时，也应特别注意地线和电源线的布线。设计时必须为ＶＡ和ＶＬ提供干净的电源，当用ＶＤ给ＣＳ５３６１内部的数字滤波器供电时，可以通过一个电阻从ＶＡ上获取，也可以直接与系统的逻辑电源相连。而如果ＶＤ从ＶＡ上获取，则必须保证ＶＤ不再给其它数字电路供电。电源退耦电容必须尽可能靠近ＣＳ５３６１，而且应使小容量的电容更靠近ＡＤＣ。所有信号，特别是时钟信号必须远离ＦＩＬＴ＋和ＶＱ引脚，接在ＦＩＬＴ＋和ＶＱ上的退耦电容必须放在与ＲＥＦＧＮＤ最近的位置。为了减小数字信号干扰，ＡＤＣ的数字输出应该只驱动ＣＭＯＳ输入端。图４是ＣＳ５３６１的典型应用电路连接图。 由于ＡＤＣ只以有限频率采样模拟信号，因此，高于一定频率的信号可能会引起假频信号。另外，由于ＡＤＣ的输入阻抗有限，因此，在输入端还应加一定带宽的阻抗匹配电路，以改善ＡＤＣ的性能。 由于ＡＤＣ参考电压的源阻抗以及外部滤波电容的影响，系统上电后，必须经过一段时间，参考电压才能稳定，因此，必须等待一段时间后才能得到准确的测量结果。另外在实际使用ＣＳ５３６１时，还有以下几点需要注意： （１）ＣＳ５３６１内部的数字滤波器为线性相移滤波器，因此应根据这一特点对不同频率信号的相位作出校正； （２）ＣＳ５３６１在开始工作时，由于要等待滤波器稳定，因此在滤波器稳定前可输出２０００个左右的无效数据，无效数据的具体个数与操作模式有关，此点应注意； （３）ＣＳ５３６１从ＭＣＬＫ稳定到第一个数据出现，有一定的延时，延时大小与操作模式有关； （４）ＣＳ５３６１转换器的四速模式和倍速模式时的信号带宽几乎完全一样，所不同的是四速模式时的输出采样率更高一些，滤波器的通频带也更宽一些，因此在满足采样率要求的前提下，应尽量采用低速操作模式，实际使用发现：ＣＳ５３６１在低速模式时的性能优于高速模式。 （５）利用ＣＳ５３６１的高通滤波器进行直流偏移校正时，它只是去除了做直流标定前通道所产生的直流偏移，而对于在采样进行中产生的偏移，此功能不起作用。 （６）ＣＳ５３６１的数据接口时序在左对齐格式和Ｉ２Ｓ格式时有很大的差别，这一点在使用时应引起足够的重视。 （７）ＣＳ５３６１通常以２的补码格式交替连续输出两个通道的２４位采样数据，其信号满偏电压有效值为２Ｖ，这一点对格式变换十分有用。 （８）ＣＳ５３６１的两个通道数据虽然是交替分时输出，但同一组数据的采样时刻却是同步的，它们分别代表同一时刻的两个通道模拟信号的值。 | |||||
| 提供人：佚名 | |
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