因此，应在每一输入端串接一１８Ω电阻，同时跨接一２５ｐＦ电容，这些元件应尽量放置在靠近芯片的位置，输入端是系统最敏感的部位，同时也是滤波的最后机会。

图4

    由于ＣＬＫ信号用于控制采样过程，因此，该信号应稳定、低抖动，范围应在１０ＭＨｚ～６５ＭＨｚ、上升／下降时间应小于２ｎｓ，其引线应尽可能短，不能跨越任何引线，特别不能有９０°跨越。ＣＬＫ信号有时也驱动片内状态机，如果它中断或频率太低，芯片内电容的电荷将放电从而可能引起输出数据精度的降低。ＣＬＫ的占空比对Ａ／Ｄ转换器性能影响也很大，一般要求４０％～６０％，最好为５０％。

ＡＤＣ０１００６５有１０位与ＴＴＬ／ＣＭＯＳ兼容的输出端，捕捉一位有效数据的简单方式就是在时钟的上升沿锁存数据。当驱动高电容总线时，要特别小心，由于电容的充电效应，驱动的电容越大，瞬间通过ＶＤＤＩＯ、ＶＳＳＩＯ的电流越大，这个充电尖峰脉冲可引起片内噪声，并可能耦合到模拟电路，以至于降低芯片的动态性能。另外，总线电容也可引起输出延迟时间的增加，从而使得输出数据的锁存变的困难。为了减小噪声，必须最小化数据输出端的负载电流。为此，可在ＡＤＣ输出和外接的其它电路之间加一级数据缓冲器。