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| CPLD在远程多路数据采集系统中的应用 | |||||
收集整理：佚名 来源：本站整理 时间：2009-01-10 22:19:19 点击数：[]  |
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[本篇论文由上帝论文网为您收集整理，上帝论文网http://paper.5var.com将为您整理更多优秀的免费论文，谢谢您的支持] 关键词：CPLD；单片机；译码；RS-232；VHDL； EPM7256SQC208 ＣＰＬＤ(Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ复杂可编程逻辑器件)是在传统的ＰＡＬ、ＧＡＬ基础上发展起来的。目前，ＣＰＬＤ已在通讯、ＤＳＰ及微机系统中有着非常广泛的应用，它不仅可使设计的产品小型化、集成化和稳定可靠，而且还具有在系统或在芯片直接编程的能力，从而使电子系统的设计、开发、更新与维护变得更为方便，更便于装配和批量生产。因此，利用ＣＰＬＤ可大大缩短设计周期，减少设计费用，降低设计风险。远程多路数据采集系统，不但需要较多的片选信号，而且模块测试所占用的Ｉ／Ｏ口资源也较多，用一般的芯片较难实现，而用ＣＰＬＤ／ＦＰＧＡ则不但可以较好地实现其功能，而且还可大大提高设计能力和设计效率。 本远程多路数据采集系统以Ａｌｔｅｒａ公司７０００Ｓ系列ＣＰＬＤ产品中的ＥＰＭ７２５６ＳＱＣ２０８－１０为控制核心，并由Ａ／Ｄ(模拟量采集)模块、ＤＩ(数字量采集)模块、Ｄ／Ａ(模拟量输出)模块、ＤＯ(数字量输出)模块、ＭＣＵ模块、电源模块及Ｉ／Ｏ接口模块组成，其系统组成原理图如图１所示。 图中，ＭＣＵ模块主要由ＣＡＮ总线模块、ＲＳ－４８５模块、ＲＳ－２３２模块、时钟和复位模块、ＣＰＬＤ模块等组成，ＭＣＵ模块的电路原理图如图２所示。该远程多路数据采集系统的Ｉ／Ｏ接口板共有１４个插槽，其中１２个插槽可实现Ａ／Ｄ模块、Ｄ／Ａ模块、ＤＩ模块、ＤＯ模块等四种模块的任意配置。因此，单个数据采集系统最大可采集１９２路模拟量或１９２路数字量，也可以提供最大９６路模拟量输出或１９２路数字量输出。多个数据采集系统也可以根据实际和现场需要通过ＣＡＮ总线、ＲＳ－４８５总线或ＲＳ－２３２总线进行连接，从而实现上百个或上千个采集频率不高的远程数据采集。该远程多路数据采集系统可采集０～５Ｖ的电压信号和４～２０ｍＡ的电流信号，数字量输出电平为１２Ｖ，可直接控制１２Ｖ的继电器。 显而易见，传统的设计思路不但要使用大量的外围芯片，而且需要主处理器直接控制各种采集模块和控制模块，并完成各模块和通道的自检。因此，这种解决方案需要占用主处理器大量的Ｉ／Ｏ资源和处理时间。然而，一般处理器的 Ｉ／Ｏ资源极其有限，而且又要求大量的汇编软件配合，这就使设计移植变得比较困难；此外，由于Ｉ／Ｏ的频繁操作也不利于系统调度软件的设计和其他软件模块的实时执行，因而在现场更难以组成分布式控制管理系统（ＦＣＳ）。可见，如果采用传统的设计方法，不但使系统设计较为庞大，而且开发成本高、设计周期长、设计效率低。所以，传统的设计思路在远程多路数据采集系统中是不可取的，而使用ＣＰＬＤ或ＦＰＧＡ器件则可以较好地解决上述问题。 ２．１ 顶层软件设计 上述功能可在ＭＡＸ＋ＰＬＵＳＩＩ ９．５环境下设计完成。该系统的软件设计采用“自顶向下”、“软硬兼施”的设计方法，主要设计了五大功能模块，分别是ＤＥＣＯＤＥ地址译码模块、ＡＤ模拟量输入数据处理模块。ＤＡＴＡ数据处理模块、ＴＥＳＴ模块自动识别模块、ＵＡＲＴ串口扩展模块，其设计原理图如图３所示。其中译码模块用于完成处理器对ＣＰＬＤ片内和片外模块的寻址和译码，这是一种简单的译码逻辑和触发电路，共产生３４个片选信号。ＡＤ模块用于完成对１０位Ａ／Ｄ 转换芯片ＴＬＶ１５７８高位Ｄ８、Ｄ９的处理以及实现Ｄ９／Ａ１、Ｄ８／Ａ０的分时复用，是一般组合逻辑电路和数据缓冲及锁存电路。ＴＥＳＴ模块用于完成对各种模块的自动识别，包括识别某一插槽有无模块以及具体是何种模块，该模块共需处理３６个测试信号。ＤＡＴＡ模块用于简单处理各种数据，包括数据的缓冲、锁存以及驱动放大等。由于该系统中单片机的串口被ＲＳ－４８５占用，因此，ＵＡＲＴ模块一般用于实现ＲＳ－２３２串口扩展。 ２．２ 底层软件设计 底层软件设计是基于顶层软件中五大功能模块而设计的，其中ＵＡＲＴ模块设计采用ＶＨＤＬ语言描述完成，而ＤＥＣＯＤＥ模块、ＴＥＳＴ模块、ＤＡＴＡ模块和ＡＤ模块由于原理和时序相对简单，则采用图形输入设计方法，并通过编译、综合、仿真后生成底层设计文件（即生成相应的设计符号＊．ｓｙｍ），以供顶层设计调用。 为了突出重点，这里只简单介绍ＵＡＲＴ模块的底层设计。ＵＡＲＴ模块是一个８位全双工异步接收发送器模块，该模块主要由四个子模块构成，即并入串出模块、串入并出模块、接口模块、时钟产生模块。该ＵＡＲＴ模块的主要功能是：从计算机接收８位并行数据并发送到串口输出；二是从串口读入外部串行数据并将其转换为８位并行数据送到计算机。 时钟产生模块产生的时钟用于并入串出模块和串入并出模块。在串入并出操作中，工作时钟只有高于移位时钟，才能检测是否开始一次新的输入过程，因此，工作时钟是移位时钟的４倍。其时钟产生模块的ＶＨＤＬ源程序如下： ＬＩＢＲＡＲＹ ＩＥＥＥ; ＵＳＥ ＩＥＥＥ．ＳＴＤ_ＬＯＧＩＣ_１１６４．ＡＬＬ; Tags： |
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| 提供人：佚名 | |
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