假设SJA1000的片选地址为0X8xxx和0x9xxx，各引脚定义与图中对应，则GAL中的逻辑关系如下：

/ADDR_G=DSP_RD*DSP_WR*RD*WR

/DATA_G=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13*ADDR_G

/WR=/DSP_WR*/ALE

/RD=/DSP_RD*/ALE

ALE=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13

*DSP_RD*DSP_WR

/CS1=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13

*/DSP_A12*ADDR_G

/CS2=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13*DSP_A12*ADDR_G

对其中一片进行读写操作，则时序关系如图4所示。

其中，twr、tww分别为DSP读、写时的ALE信号宽度，它们都接近1/2个CLKOUT的周期。T为ALE的下降沿到RD、WR有效的时间，它由GAL翻转的延时产生，为10ns以上（注：本图中DSP的时序来自TMS320C24xxA系列，不同系列的DSP产品之间时序可能有细微的差别）。

对于主频高于50MHz的DSP，应当使用有更高工作频率的可编程逻辑器件，并将前面介绍的主数器引入编程逻辑器件内，来产生满足时序要求的锁存信号。

本文介绍的两种高效率的DSP接口的设计方法，去掉了在DSP访问外设时任何不必要的时间消耗。当然，效率的提高是以增加硬件的复杂杂度为代价的，在能够满足设计要求的前提下，设计者应该选择简单的设计方案。而对于频繁进行外设访问的高性能系统，本文提供了理想的接口方案。