ctSynthsis仿真测试可得此时钟线的传输阻抗Zo=47Ω。因此，在DSP的SDCLK时钟的输出端应采用串联匹配法[1][3]，串入47Ω的电阻进行源端匹配消除源端的信号反射现象。对于负载端的反射，根据公式(1)，要使PL＝0，必须保证负载阻抗RL＝Zo。因此，在SBSRAM的时钟输入端口应采用戴维南终端匹配法[1][3]，并联两个电阻R1和R2且R1＝R2=94Ω(R1//R2＝Zo)实现终端匹配，其端接前后InterconnectSynthesis仿真的波形如图5所示。端接后信号线的反射噪声明显减小，满足了系统对时钟信号完整性的要求。

2．3 信号的串扰

串扰是指当信号在传输线上传播时，因电磁耦合对相邻传输线产生不期望的电压或电流噪声干扰。随着电子产品的小型化，PCB板线间距减小，串扰问题更加严重。

对于高速电路来说，一般都采用平板电源地层，两导体间的串扰取决于它们的耦合电感和耦合电容[3]。在数字电路设计中，通常感性串扰要比容性串扰大，所以应重点考虑导线间的互感问题。两导体间的感性串扰系数计算可以通过下式得出：

式中，常数k取决于信号的建立时间和信号线的干扰长度(平行长度)；H为信号线到平板地层的距离；D为两干扰线的中心的距离。由(4)式可知，串扰大小与线间距(D)成反比，与线平行长度(K)成正比，与信号线距地层的距离(H)成正比。针对这些串扰的特性，结合图1设计本系统时，主要用以下几种方法减少串扰：(1)加大线的间距，尽可能减少DSP与SBSRAM、SDRAM以及FPGA之间高速信号线的平行长度，必要时采用jog方式走线；(2)高速信号线在满足条件的情况下，加入端接匹配减少或消除反射，从而减小串扰；(3)将信号层的走线高度限制在高于地平面10mil左右，可以显著减少串扰；(4)用InterconnectSynthsis进行仿真时，在串扰严重的两条线之间插入一条地线，可以起到隔离作用，从而减少串扰。

2．4 地弹噪声

随着数字设备的速度变快，它们的输出开关时间越来越少。当大量的开关电路同时由逻辑高变为逻辑低时，由于地线通过电流的能力不够，电流涌动就会引起地参考电压发生波动，称之为地弹。

在地弹现象的分析中，对驱动设备来说，外部设备都被看作容性负载即(Cl～com)。这些容性负载储存的电荷量Q可由下式决定：

Q＝V×C

上式中，V是电容器两端上的电压，C是容性负载的电容。

一个设备外界和地线通路都有内在的电感L[2]。在大量数字逻辑输出由高电压变为低电压的过程中，储存在负载电容的电荷会涌向设备地，这个电流浪涌会通过电感L产生电压V GND，其大小可用下式得出：

VGND=L×(di/dt)

由于系统地和设备地之间的电压VGND的存在，对于各逻辑器件来说，其有效输入电压值为：VACTIVE＝VIN—VGND。如果地弹产生的电压值VGND过大，就会导致各器件对输入电压判断的错误，扰乱整个系统的正常工作。

    结合图1设计本系统时，由于FPGA控制逻辑部分存在大量快速开关输出电路，当这些开关电路同时发生逻辑变化时，产生的开关电流会涌入地平面回路，破坏地平面的参考电压，引入地弹噪声。对于地弹噪声的干扰，通过下面几种方法可减小地弹对电路的影响：(1)增加VCC／GND间的去耦电容个数，并尽可能使其与Vcc／GND对数相等；(2)降低器件的输出容性负载，减少负载器件个数；用SN74LVTH62245驱动器实现FPGA同步输出引脚与DSP数据线的隔离；用SN74LBI6244构成地址隔离，降低同步噪声对DSP高速电路的干扰；(3)在电源输入端跨接10～100μF的电解电容，在每个集成电路芯片都布置一个O．1μF的瓷片电容，滤掉电源和地的噪声信号；(4)对于抗噪能力弱、关断时电源变化大的SBSRAM、SDRAM存储器件，在芯片的电源线和地线之间接入0．1μF的退耦电容。在采取地弹噪声处理后利用频谱分析仪测得系统的骚扰频谱，可以发现频谱已经变得很平坦，骚扰电平已降到系统容许的范围以内，达到了系统对地参考电压的要求。

在高速电路设计中，信号完整性问题是一个复杂的问题，往往有许多难以预料的因素影响整个系统的性能。因此信号完整性分析在高速电路设计中的作用举足轻重，只有解决好高速设计中的信号完整性问题，高速系统才能准确、稳定地工作。