相乘累加模块是希尔波特变换部分的核心单元，这里用到了Ｓｔｒａｔｉｘ器件独特的嵌入式ＤＳＰ模块。在Ｑｕａｒｔｕｓ的Ｍｅｇａｗｉｚａｒｄ Ｐｌｕｓ＿Ｉｎ Ｍａｎａｇｅｒ中选择ＡＬＴＭＵＬＴ＿ＡＣＣＵＭ（ＭＡＣ）定制相乘累加模块。首先系统会提示只有Ｓｔｒａｔｉｘ系列才可以定制此类型模块，本例选择的两个输入端分别是１０位和１４位的有符号数，与ＲＡＭ和ＲＯＭ的输出端相连，再将累加后的输出端设为２８位。这里有意预留了４位，用来防止在１２９次累加的过程中出现数据溢出的现象。将时钟、使能、清零等设置好后，即可生成所需的相乘累加模块，在编译的过程中Ｑｕａｒｔｕｓ就会自动把这部分配置到嵌入式ＤＳＰ模块中，而不去占用片内的逻辑单元。这样就把原本用几个模块完成的功能用单个模块实现了，同时也提高了运行的可靠性。

２．２ 相关运算部分

样点值经过希尔波特变换得到的实部和虚部两部分，将分别存储到两个具有８０个存储单元的ＲＡＭ中，同样是采用循环写入的方式，类似于ＤＳＰ编程中的桶形存储区。由于本文所应用的短波系统采用的是每个码元取五个采样点，而本地序列是一个码元对应一个数值，所以在做相关运算时是从当前的８０个样点值里，每隔４个点取一个值，共取出１６个样点值，依次与本地序列的１６个值做相乘累加。下一次操作就把当前样点向后移一位，按同样的方法取点运算。这样依次进行，每一个样点值都会产生一个与其相对应的相关值。反映在ＦＰＧＡ内部，就要求ＲＡＭ从当前存入的值开始，向前每隔４个单元取一个值作为输出。这样在一个样点间隔内，就从ＲＡＭ中依次读出１６个值，与从ＲＯＭ中同步读出的１６个本地序列值做相关运算。此时的相关运算中的乘法就需要是复数相乘，其结果也是复数，分两路输出实部和虚部，对这两路结果分别进行累加运算，即可得到所需的相关值的实部和虚部。

    复数相乘模块是相关运算部分中的重要环节。从ＲＡＭ中读出的实部和虚部组成的信号值，与从ＲＯＭ中读出的本地序列值，在这里要进行复数相乘运算。复数相乘模块结构图如图４所示，ａ、ｂ、ｃ、ｄ分别代表信号和本地序列的实部和虚部，按照式子（ａ＋ｊｂ）×（ｃ＋ｊｄ）＝（ａｃ－ｂｄ）＋ｊ（ａｄ＋ｂｃ）的组合进行相乘加减。这里需要说明的是，考虑到后面要与ＤＳＰ相连，数据的宽度被限制在３２位。所以对于乘法器Ｂ和Ｄ而言，２８ｂｉｔ与９ｂｉｔ相乘得到的结果应是３７ｂｉｔ。这里在定制乘法器的时候强行把它限制为３２ｂｉｔ，去掉了最高位的多余符号位，舍去了低４位。这样处理带来的后果就是人为地将乘积缩小了１６倍。如果对乘法器Ａ和Ｃ的结果不做处理，直接进行加减运算，则结果将导致严重的错误。因此对于乘法器Ａ和Ｃ，应该人为地将其输出值右移４位，同样地缩小１６倍，再进行下一步的加减运算，就可以有效地避免上述的错误。这样输入的４个数值经过几个时钟周期的运算后，输出的两个数值就是所求的复数相乘结果。这里的４个有符号数乘法器都会在编译时自动地配置到Ｓｔｒａｔｉｘ器件的嵌入式ＤＳＰ模块上去。

２．３ 总体控制模块和接口部分

２．３．１ 总体控制模块

系统上电后，ＦＰＧＡ内部各模块都处于运行状态，各个模块相互连接，各自有运行时序，所以为了保证各模块依次先后运作，并得出正确的结果，就需要一个指挥控制模块对各模块进行准确的控制。这里采用两个工作在８０ＭＨｚ和４０ＭＨｚ时钟下的主从计数器对相关部分和希尔波特变换部分各模块进行控制。在一个样点间隔内，根据计数器不同的计数值，利用不同的组合逻辑电路产生各个模块的使能、清零等信号，保证各模块在正确的时序下运行。为了提高ＦＰＧＡ处理的效率，希尔波特变换部分和相关部分实际上是并行工作的。在同一个样点间隔时间内，希尔波特变换部分处理的是当前输入的样点数据，而相关部分是在处理上一个样点间隔内希尔波特变换部分输出的结果。这两部分之间之所以能够进行相互协调和并行运行，就是由于有来自总体控制模块的各种控制信息。

    ２．３．２ 接口部分

ＦＰＧＡ有两个接口，一个与Ａ／Ｄ接口，另一个与ＤＳＰ接口。在与Ａ／Ｄ的接口部分中，有三个输入端ｄａｔａ＿ｉｎ、ＦＳ和ＳＬＣＫ，ｄａｔａ＿ｉｎ用来串行输入Ａ／Ｄ转换来的样点值；ＦＳ为帧同步信号，它在输入到ＦＰＧＡ后用来驱动ＦＰＧＡ内部的总体控制模块；ＳＣＬＫ为移位时钟，它控制Ａ／Ｄ与ＦＰＧＡ之间数据串行传输的移位。在与ＤＳＰ的接口部分中，ｄａｔａ＿ｏｕｔ[１５．．０]用来输出ＦＰＧＡ运算的结果，与ＤＳＰ的数据总线挂接在一起，在ＦＰＧＡ内部设置一个三态门，开门信号就是ＦＰＧＡ的片选信号ＣＥ。当ＣＥ不选通的时候，三态门输出为高阻状态，不会影响ＤＳＰ的数据总线。在每一个样点间隔的时间内，ＦＰＧＡ运算出相关值的实部和虚部，将它们分别锁存在四个１６ｂｉｔ锁存器中，并将与ＤＳＰ相连的ｄａｔａ＿ｒｅａｄｙ信号置高电平，表示数据已经准备好。ＤＳＰ检测到ｄａｔａ＿ｒｅａｄｙ为高后会进行读操作，用地址总线的高几位产生出片选信号将ＦＰＧＡ选通，通过地址总线的低两位Ａ０、Ａ１来选择四个锁存器的其中一个，依次读取实部和虚部两个３２位数的高１６位和低１６位。ＦＰＧＡ内部会对ＤＳＰ的读操作计数，确认数据分四次读出后，则将ｄａｔａ＿ｒｅａｄｙ置低，直到下一次运算完毕后再抬高。

３ 仿真和校验

各子模块设计好后，可以用图形方式或文本方式将各个模块连接起来，对顶层设计进行编译。这里选用的是Ｓｔｒａｔｉｘ系列中容量最小的一种：ＥＰ１Ｓ１０Ｆ７８０Ｃ７，编译后产生的编译报告如图５所示。

无论是片内逻辑单元、片内ＲＡＭ还是ＤＳＰ嵌入块，所选的ＥＰ１Ｓ１０Ｆ７８０Ｃ７芯片都还有相当一部分余量。但是，如果是选用其它系列的芯片，没有嵌入式的ＤＳＰ模块，最后其所占用的片内逻辑单元会远不止这么多。

   

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