对于读ＨＰＩ的操作，当ＨＣＳ有效且在主机不采用地址自增方式从ＨＰＩＤ执行读操作时（ｃａｓｅ１），ＨＰＩ会向内部地址产生电路送一个读请求，ＨＣＳ的下降沿可使ＨＲＤＹ变为高电平，直到内部地址产生电路将请求的数据载入ＨＰＩＤ，ＨＲＤＹ变为有效状态为止，此时数据线上的数据为读出的数据，而且该数据将保持有效直到ＨＳＴＲＯＢＥ上升沿采样数据后１０ｎｓ左右。由于在第二次读操作开始时，数据已经出现在ＨＰＩＤ上了，因此，第二个半字的读操作将不会遇到未准备好的情况；在ＨＰＩＤ以地址自增方式进行读操作时，ＨＣＳ在整个多个字节的传输过程中始终保持有效，一旦完成现在的读操作，下一地址的数据马上被取出。因此，完成现在读操作的第二个半字的传输之后（在ＨＳＴＲＯＢＥ的第二个上升沿），将由ＨＳＴＲＯＢＥ的下降沿（通过变化ＨＤＳ１或者ＨＤＳ２来产生）扇出ＨＲＤＹ信号，以用于指示ＨＰＩ正忙于数据的预读取。

图３是ＨＰＩ的读、写时序图，这里ＨＡＳ一直接高电平。

２　设计实现

该系统中ＣＰＬＤ的功能主要是完成ｌｏｃａｌ ｂｕｓ端和ＨＰＩ端口之间控制信号和数据总线的连接，并保证数据传输的可靠性。通过以上对ｌｏｃａｌ ｂｕｓ和ＨＰＩ读写时序的分析可见，一些关键信号，如ＨＣＳ、ＲＥＡＤＹ、ＨＲＤＹ的时序设计很重要，实际上，整个ＣＰＬＤ设计的主要任务也是围绕这几个信号的设计展开的。

图4

    由ＨＣＳ、ＨＤＳ１和ＨＤＳ２共同作用产生的ＨＰＩ口内部信号ＨＳＴＲＯＢＥ的上升沿和下降沿，直接控制着送入ＨＰＩ端口的数据信号和控制信号，而且ＨＳＴＲＯＢＥ变化速率决定了数据传输的速率，由此可见，该信号是一个非常关键的信号。这里ＨＣＳ信号作为字节传输标志信号，它在一次数据传输的过程中始终保持有效。而在数据传输结束之后，将ＨＣＳ拉高即可控制ＨＲＤＹ信号，以使其恢复到初始状态，从而为下一次的读写操作做好准备。设计时，可用ＨＤＳ１或ＨＤＳ２中的一个固定接至高电平，另一个用来控制ＨＳＴＲＯＢＥ以产生上升沿和下降沿。笔者在设计时将ＨＤＳ１固定接高电平，并由ＡＤＳ和ＨＲＤＹ信号产生逻辑来控制ＨＤＳ２信号。当ＨＲＤＹ处于无效状态（即ＨＰＩ端口未准备就绪）时，ＨＤＳ２信号不变，不采样任何信号；而当ＨＲＤＹ有效时，ＨＤＳ２信号同ＡＤＳ信号保持一致，并在ＡＤＳ的下降沿采样控制信号，在上升沿采样数据信号。另外，在一次传输开始之前和结束之后，ＨＤＳ２都要保持为高电平。

对于其它一些控制信号（如高低字节标志信号ＨＨＷＩＬ），由于它们是随着ＨＳＴＲＯＢＥ上升沿的出现不断产生０和１的交替变化，所以，可用ＨＤＳ２作为时钟输入的两分频电路来产生ＨＨＷＩＬ；而ｌｏｃａｌ ｂｕｓ申请应答信号ＬＨＯＬＤＡ，则可由ＬＨＯＬＤ信号经一个ＬＣＬＫ的延迟后输出产生；ＨＣＮＴＬ[０：１]接两根地址线，以便由上层驱动程序来控制对ＨＰＩ口内部不同寄存器的访问，并由ＬＷ／ Ｒ接反相器来产生Ｒ／ Ｗ信号。其原理图如图４所示。

３　结束语

本文提供的这种设计方法经过实际运行检验，可以保证ＰＬＸ９０５４和ＤＳＰ之间的可靠连接，且逻辑关系简单。由于数据线可以完全独立于ＣＰＬＤ之外直接连接，可有效节约成本，因而具有较高的实用价值和经济价值。