Y的乘积的二进制表示可以写成：

对于标准二进制，由于sn=0时的对应项Y2n并不参与累加运算，所以可以用另一种表示方法使非零元素的数量降低，从而使加法器的数目减少，降低硬件规模。有符号数字量(SD)有三重值{0，-1，+1}，如果任意两个非零位均不相邻，即为标准有符号数字量(CSD)。

可以证明CSD表示对给定数是唯一的并且是最少非零位的。CSD表示相对于标准二进制表示的改进在于引入了负的符号位，从而降低了非零位个数，大大降低了逻辑资源的占用(大约平均降低33％的逻辑资源)。

当用硬件实现时，常常限制系数位数，即每个系数与N个正(负)2的幂次之和近似。标准二进制数在整数轴上是紧密和均匀分布的，而CSD码是非均匀分布的，其对实系数的量化误差比标准二进制大，虽然增加N可以减小量化误差，但是会增大逻辑资源的消耗；而且CSD表示无法应用流水线结构，从而降低处理速度。

还可采用优化的方法将系数先拆分成几个因子，再实现具体因子。这就是最优化的代码。例如对系数93，93=10111012=1100101CSD。用最优化法，系数93可以表示成93=3·31，每个因子需要一个加法器，如图4所示。

图4

    从图中可以看出，CSD码需要三个加法器，而最优法只需要两个加法器；CSD码的重要缺陷在于每一级加法都需要初节点参与，而最优表示仅依赖上一级加法的结果，因此也就更适合流水线处理。Dempster等人提出了需要1到4个加法器的所有可能配置表。利用这张表，就可以合成成本在0与4个加法器之间的所有8位二进制整数。

本文首先给出了一种巧妙利用FPGA的查找表，将乘法转化为查找表运算的DA算法，并用ALTERA的FLEXlOK器件分别实现了一个8位16阶的串行与并行FIR滤波器，系统频率分别达到63MHz与101MHz，采样速度分别达到7MSPS与101MSPS。而DSP实现的FIR滤波器只能达到5MSPS，明显低于FPGA。用传统的位串行方法实现的一个8阶8位FIR滤波器，也只能达到5MSPS，明显低于串行式DA方法；接着，针对系数的二进制表示非零位不是最少(即实现系数乘法的加法器不是最少)的问题，介绍了整数的CSD表示以及最优表示，它们可以用较小的代价和与加法器级数无关的处理速度实现整数乘法运算，能比DA方法用更少的逻辑资源实现FIR滤波器。这些算法都不同于传统的设计观念，为基于FPGA的DSP设计提出了新的思路，必将在高速FIR滤波器设计、高速FFT设计中得到广泛的应用。随着FPCA集成规模的不断提高，许多复杂的数学运算已经可以用FPCA来实现，利用单片FPGA实现系统的设想即将变为现实。