前两种FIR滤波器通常用于串行输入数据的情况下。直接型由于对称结构，可以采用流水调度，所以工作频率很高，但是数据延迟比较大，40阶的滤波器可以达到20个时钟周期，控制比较复杂；倒置型结构的优点是没有数据延迟，控制简单，但是工作频率很低，与CPLD的乘加器性能有关；降抽样型FIR滤波器适用于输入数据是压缩数据的情况，即输入的数据由多个原始数据组成，可以避免数据拆包重组和滤波后的抽样，便于CPLD设计，最大的特点是可以在较低的时间频率下完成滤波抽样，不会造成数据的积累。从结构上分析，降抽样型FIR滤波器和直接型类似，也存在控制复杂的问题。

2.4 降抽样型FIR滤波器的仿真结果

设计中通过调用Altera Quartus II软件的MegaFunction中的乘加器实现了一个32阶降抽样FIR滤波器。通过仿真，该滤波器完成对输入的4096点数据流的滤波和1/4降抽样的实时处理，只需要1024个时钟周期，输出延迟10个时钟周期，处理速度大大高于通用DSP，仿真的最高工作频率fmax达到了132MHz。在系统实际测试中，CPLD的最高工作频率fmax超80MHz，数据吞吐量达到2560Mbit/s。

采用Stratix系列的EP1S25设计的高速数字信号预处理模块，在实验中，EP1S25承担了70%的运算量，使系统达到了实时数字信号处理的要求。实验同时证明，采用基于CPLD的FIR滤波器和高性能DSP+CPLD的混合结构，可以同时具有DSP软件算法编程方便和CPLD结构灵活配置、适合固定算法的特点，对不同的算法都有较强的适应能力。