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高速Viterbi译码器的优化和实现

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高速Viterbi译码器的优化和实现

收集整理：佚名来源：本站整理时间：2009-01-10 22:28:48 点击数：[]

本文重点从ACS的并行处理、度量路径的存储管理和路径回溯上对Viterbi译码方法进行了讨论。从实际应用出发，考虑到硬件功耗的面积的减小，采用了4个ACS并行，路径的存储和管理都采取了分组的模式，简化了接口电路，译码达到了较高的速度，完全可以满足3 GPP标准的要求。用Xilinx的Virtex600E FPGA芯片实现了K=9、码率为1/2、编码速率为350kbps、时钟频率40MHz的Viterbi译码器。表1列出了Xilinx ISE对本设计综合布线报告中提供的参数。

表1 Viterbi译码器布线参数表

Number of Slices:1,596 out of 6,192 23%
Slice Flip Flops:620
4 input LUTs:1,320
Number of Slices containing
unrelated logic:0 out of 1,596 0%
Number of bonded IOBs:30 out of 153 19%
Number of Block RAMs:20 out of 72 34%

Total equivalent gate count for design:474,210

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提供人：佚名
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