ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｐｒｅ_ｌａｇ ｉｓ

ｂｅｇｉｎ

ｌａｇ:ｐｒｏｃｅｓｓ(ｓ１)

ｂｅｇｉｎ

ｉｆ ｓ１′ｅｖｅｎｔ ａｎｄ ｓ１＝′１′ ｔｈｅｎ

ｉｆ ｓ２＝′０′ｔｈｅｎ

ｐｒｅ＜＝′１′;　－－若ｓ１超前ｓ２,输出为

′１′，否则输出′０′;

ｅｌｓｅ

ｐｒｅ＜＝′０′;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｌａｇ;

ｅｎｄ;

(４) 模块的组合

图3

    在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理图输入方式可将上述各模块组合成一个软件系统，然后将其综合下载到ＣＰＬＤ即可完成相位测量仪的设计，其具体设计图见图３所示。

图３中， Ａ、Ｂ为输入信号ａ、ｂ经过整形得到的方波信号。Ｆｃｏｕｎｔｅｒ为频率计模块，Ｆｅｎ为分频器，Ｐｈａｓｅｃｏｕｎｔｅｒ为相位测量计数器，Ｐｒｅ－ｌａｇ为超前滞后判断模块。

４　结束语

基于ＣＰＬＤ逻辑器件 ＥＭＰ７１２８ＳＬＣ８４－１５构成的相位测量系统具有测量频带宽、分辨率高、误差小、成本低、简单易行等优点，完全能够满足实际测量的要求。而且，由于完全采用的是ＣＰＬＤ设计，因此，该系统十分易于升级。