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| TigerSHARCDSP在信号处理系统中的应用 | |||||
收集整理：佚名 来源：本站整理 时间：2009-01-10 22:22:35 点击数：[]  |
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波序列,而Ｗ(ｎ)则可用下式表示： Ｗ(ｎ)＝０．５４－０．４６ｃｏｓ[２πｎ／（Ｎ－１）] ｎ＝０,１,２,…Ｎ－１ ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ做１６点加权复数ＦＦＴ大约需要８０个指令周期０．３２μｓ，因此，当距离单元数为１２００时，共需３８４μｓ。这样，此滑窗多谱勒滤波器组考虑到运算的辅助操作仅需要两片ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ就可实现并行处理，且还有较多的富余时间。 ３．３ 求模 求模可采用如下近似公式：
一般情况下，求模须对每个距离单元的１６个通道ＦＦＴ输出进行运算。ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ做一个１６通道的求模运算需要０．５μｓ，距离单元数为１２００时，共需６００μｓ故可由两片ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ并行处理。 ３．４ 恒虚警 恒虚警算法框图如图３所示。 该算法可充分利用ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ的双运算模块，同时并行处理两个距离单元的两个通道，完成１２００个距离单元的１６个通道的恒虚警计算共需５００μｓ，故可用ＤＳＰ３和ＤＳＰ４并行处理。 ３．５ 积累 积累可采用简单累加求平均的方式，由于其计算量较少，因此，用一片ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ实现仍有较大时间富余。 综上所述，由ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ构成的高速信号处理系统总共仅需６片ＤＳＰ，即可对不同的距离单元段进行并行处理。 ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ的上电复位波形较为特殊，在设计时应充分重视，建议采用ＣＰＬＤ实现其复位。上电复位波形要求如图４所示。但应注意以下几点： （１）ｔＳＴＡＲＴ＿ＬＯ在供电稳定之后必须至少大于１ｍｓ （２）ｔＰＵＬＳＥ１＿ＨＩ必须大于５０个系统时钟周期，同时小于１００个系统时钟周期； （３）ｔＰＵＬＳＥ２＿ＬＯ 必须大于１００个系统时钟周期。 （４）在ＤＳＰ上电后，如需正常复位，其低电平持续时间必须大于１００个系统时钟周期。 本系统采用ＥＰ１Ｋ５０产生上电复位波形和时序控制。由于ＥＰ１Ｋ５０需要一个配置芯片，而且它和ＤＳＰ存在一个上电先后的问题。也就是说，在上电后，如果ＣＰＬＤ芯片完成配置文件的读入时，ＤＳＰ仍未上电稳定，则应充分延长Ｔｓｔａｒｔ＿ｌｏ的低电平时间，以避免ＤＳＰ上电未稳定而ＣＰＬＤ上电波形已结束。因此，应保证ＤＳＰ上电稳定先于ＣＰＬＤ芯片配置文件的读入，此问题在系统设计时应予以充分重视，否则ＤＳＰ将无法正常工作。 ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ有三个电源，其中数字３．３Ｖ为Ｉ／Ｏ供电；数字１．２Ｖ为ＤＳＰ内核供电；模拟１．２Ｖ为内部锁相环和倍频电路供电。ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ要求数字３．３Ｖ和１．２Ｖ应同时上电。若无法严格同步，则应保证内核电源１．２Ｖ先上电，Ｉ／Ｏ电源３．３Ｖ后上电。本系统在数字３．３Ｖ输入端并联了一个大电容，而在数字１．２Ｖ输入端并联了一个小电容，其目的就是为了保证３．３Ｖ充电时间大于１．２Ｖ充电时间，以便很好地解决电源供电先后的问题。 ５．１ 内核功耗估计 内核最大电流为１．２７７Ａ，该电流是ＤＳＰ进行单指令多数据（ＳＩＭＤ）方式下，４个１６位定点字乘加与两个四字读取并行操作以及进行由外部口到内部存储器ＤＭＡ操作所需的电流。实际上，ＤＳＰ内核电流大小还和内核工作频率有关，图５所示是其内核电流与频率的关系曲线。因此，供给ＤＳＰ内核电流可根据不同的并行处理任务和内核工作频率来确定。若并行处理较少，工作频率低，所需电流就小。这样，最大内核功耗为： ＰＤＤ＝ＶＤＤ×ＩＤＤ＝１．２×１．２７７＝１．５３４Ｗ ５．２ 外部口功耗估计 外部口的功耗（对ＶＤＤ－ＩＯ）主要是输出引脚(例如数据线的某个位由高到低，或由低到高) 转换的功率消耗，而且该功耗与系统无关。由于这种转换的外部平均电流为０．１３７Ａ，因此，功耗为： ＰＤＤ＿ＩＯ＝０．１３７０Ａ×３．３Ｖ＝０．４５Ｗ 本文介绍了多片ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ在实时信号处理系统中的应用。该系统充分利用了ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ高速的运算能力及数据吞吐量，可对不同的距离单元段进行并行处理。文中分析了系统的运算量、所需计算时间以及完成算法所需的ＤＳＰ数，并且讨论了ＤＳＰ应用过程中的复位，电源设计和功耗问题，因而具有一定的工程指导意义。实践表明，由ＴｉｇｅｒＳＨＡＲＣ ＤＳＰ构成的系统硬件结构简单，软件编写容易，且成本较低。目前该系统已成功用于某雷达系统。 | |||||
| 提供人：佚名 | |
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