图3是CONREG1写过程。首先，在ALE信号的下降沿，锁存MCU_DATA的数据到ADDRESSREG内部地址锁存寄存器。然后，在WE信号的上升沿，把MCU_DATA（0XAA）的数据锁存到寄存器CONREG1。

图4是CONREG1读过程。首先，在ALE信号的下降沿，锁存MCU_DATA（0X00）的数据到ADDRESSREG内部地址锁存寄存器。然后，在RD信号的低电平期间，把MCU_DATA（0XAA）的数据锁存到寄存器CONREG1。

从图3和图4可以看出，对CONREG1寄存器的读、写过程完全满足进序要求，CONREG2的读写过程同CONREG1一样，也完全满足时序要求，实现了期望的功能。

结语

本文实现CPLD与单片机接口设计是笔者设计的高速采样设备的一部分，经实际验证完全正确。简单地修改该模块，笔者已成功地将其应用于多个CPLD或FPGA与单片机接口的项目中。